在今年6月举办的PCI-SIG 2022开发者大会上，PCI-SIG除了庆祝该组织成立30周年，还带来了一个重磅发布——首次提出了最新PCIe 7.0的规范目标，即数据速率将会再次翻番，达到128GT/s，同时在x16通道链路上能够实现512GB/s的双向数据吞吐量，这无疑又将是一个里程碑式的技术进阶。
作为当今主流的计算机系统总线标准，PCIe（PCI Express）这些年基本上都是按照每三年带宽增加一倍的发展速度演进的，PCI-SIG认为这基本上代表了计算机系统IO带宽需求增长的节奏。
而随着带宽的增加，PCIe技术的进步还将为产品开发带来其他连带的益处，比如在设计小型化方面。按照规划x1通道的PCIe 7.0双向传输速度高达32GB/s，这个数值是目前主流PCIe 4.0 SSD的两倍，这也就意味着未来基于PCIe 7.0规范的存储设备，可以更少的通道数实现更高的传输速度，因此高速SSD的外形也能够得以进一步“压缩”。
PCIe的缘起
大家知道，计算机系统性能的高低，CPU是个决定性的因素。过去30年间在摩尔定律的加持下，CPU在性能的提升上可以说是在一路狂奔。不过，想要将CPU强悍的性能“输出”到整个计算机系统中各个外设，将其强大实力充分释放出来，这就需要借助总线和扩展接口技术了。
为此，1992年英特尔开发出了外设组件互连标准，即PCI（Peripheral Component Interconnect），采用并行传输的方式提供133MB/s或266MB/s的数据接口。后来，在GPU等高性能外设单元需求的驱动下，业界又在PCI技术基础上采用多倍数传输数据的方式，开发出了专用于图形卡的AGP总线接口，最大数据速率可达2,133MB/s。
不过，随着应用的发展，PCI和AGP技术的短板也逐渐显现出来。由于它们采用的是并行传输技术，其最终的传输带宽取决于位宽和频率这两个关键参数。而位宽与并行传输物理接口的尺寸强相关，PCI和AGP采用的是32bit位宽，由于空间所限，大多数计算机主板都很难“容得下”更大的64bit位宽的并行接口；同时，并行发送的多个数据难以同步，高频率数据更容易遭受干扰，因此66MHz已经成了并行接口主频的天花板。
不难看出，发展到这个阶段，并行总线接口的上升通道基本上被“锁死”了，想要打破瓶颈必须另辟蹊径。PCIe就是在这个背景下应运而生的。
显然，PCIe标准定义之初的当务之急，就是要绕开并行总线这条“死胡同”。因此，PCIe采用了高速串行总线的架构，基于点对点的拓扑结构，由单独的串行链路将每个设备连接到主机（host），这是一种共享式总线的拓扑结构，采用仲裁的方式确定单方向上哪个设备可以访问。
在此基础上，PCIe在各个方面进行了全新的优化，主要包括：
数据传输：PCI技术是以总线上频率最低的设备频率作为基准数据传输频率，因此短板效应明显。而PCIe改用了全新的任意两个端点的全双工通信，对多个端点的并发访问没有限制，系统只需要保留一个或者数个多通路的PCIe控制器，就可以实现对不同带宽需求的设备进行控制，主频不同的外设互不影响。
总线协议：PCIe的通信数据采用了特殊的数据包封装，打包和解包数据以及状态消息流的工作由PCIe的端口事物层处理，不需要CPU的干涉。此外，PCIe总线还提供了极大的灵活性：两个设备之间的PCIe链路可以根据所需数据吞吐量的大小，在x1和x32通道之间自由变动，链路之间的通道数量可以在设备初始化期间自动协商连接，或者由用户自行配置，极为灵活。
信号方面：PCIe采用“全双工”串行信息传输通道，每个PCIe通道需要4条线缆或者信号迹线，包含两组差分信号对，分别用于接收和发送数据。这种串行信息的优势在于，每个通道的每个方向只有一个差分信号，并且嵌入了时钟信息，使得整个系统的抗干扰能力大大增强，为频率的提升（可达到千兆赫兹），技术的升级提供了更大的空间。
电源管理：PCIe设计了数个专用的+12V和+3.3V引脚，最大可供电能力为75W，可以满足大部分外设的需求。
正是上述这些创新的特性，赋予了PCIe标准极强的生命力，在30年中一路稳扎稳打，从第一代发展到了第七代。
图1：不同代际PCIe标准的比较（图源：PCI-SIG）
PCIe连接器的挑战
这样的发展趋势，对于PCIe配套的元器件产品来讲，可谓是机遇与挑战并存。所谓机遇是与PCIe标准的演进绑定，可以享受到其长期发展的红利；而挑战则是相关厂商丝毫不敢懈怠，不仅要跟随上PCIe标准发展的步伐，还要考虑超前的技术布局，跑到标准迭代的前面。在这方面，与PCIe相关的连接器，就是一个典型的例子。
首先，PCIe为了实现每三年带宽翻番的目标，总是积极地引入新的技术，比如采用更高的频率，或者是应用最新的信号编码技术——如在PCIe 6.0标准中，就以效率更高的PAM4信号编码方式替代了之前的NRZ信号编码方式，使得在同一时间段内能够将更多比特数据打包到串行通道中。而所有这些以高频、高速为导向的举措，无疑都会对连接器的信号完整性带来更大的挑战，
其次，PCIe连接器还面临着产品多样化的挑战。上文提到过，为了增强灵活性，PCIe定义了x1、x2、x4、x8、x12、x16和x32七种链路宽度，以适应不同应用的要求，而每种链路宽度都要有不同规格的物理插槽（连接器）相对应。而且，随着技术和应用的发展，PCIe连接器也演化出了不同的物理接口形态，比如广泛应用于PC、数据中心等应用的CEM接口，主要作为SSD固态硬盘互连解决方案的U2/U3接口，以及适用于超极本、移动设备、游戏设备等便携式产品的M.2接口等。这就要求连接器厂商需要不断细分产品线，设计开发出符合不同物理规格的产品，因为大家都知道只有广泛布局才能确保不会错失商机。
表1：不同链路宽度PCIe连接器规格比较（图源：ACS）
再有，PCIe连接器像其他高速IO连接器一样，需要充分考虑在可靠性、易用性、可扩展性、环保等方面不断变化的要求，还要平衡性能和成本……能够综合考量所有这些要素，对连接器厂商的综合实力是个不小的考验。
一站式PCIe互连方案
Amphenol Communications Solutions（简称ACS）就是一家具有这样综合实力的连接器厂商，其可以提供符合PCIe Gen 3、Gen 4和Gen 5等不同规格的连接器，而且包括标准的CEM卡缘连接器、PCIe M.2连接器，以及PCIe M.2 U2/U3连接器等各种物理接口类型的产品，可满足各种应用所需；而且这些连接器还提供表面贴装（SMT）、通孔焊接、压接（PF）和夹板端接选项，为设计开发提供足够的灵活性。
可以讲，无论是强调性能的数据中心、服务器等计算密集型应用，还是追求性价比的通用型电脑和消费电子产品，亦或是需要高可靠性的工业嵌入式系统，ACS都可以提供一站式的PCIe互连解决方案。
比如ACS的PCIe Gen 4和Gen 5卡缘连接器就是其中的代表产品，它们能够支持PCIe标准所规定的16GT/s（Gen 4）和32GT/s（Gen 5）的传输速率，且向后兼容前几代的PCIe规范，这也就意味着客户无需改变以前的设计即可升级到新一代的PCIe。
图2：ACS的PCIe Gen 4和Gen 5卡缘连接器（图源：ACS）
这些连接器符合PCI-SIG CEM规范，提供x1、x4、x8、x16多种主流链路配置，也可提供x24、x32特殊的链路规格，加之多种端接选项，使其可适应不同应用的要求。采用低卤素材料，符合RoHS指令，也另这些PCIe连接器能够满足下一代应用的要求。
表2：ACS的PCIe Gen 4和Gen 5卡缘连接器特性一览（资料来源：ACS）
目前PCIe 4.0产品已成市场主流，PCIe 5.0产品也正在加速向大规模的消费级市场渗透，如此综合性能表现出众的PCIe Gen 4和Gen 5卡缘连接器，无疑会在未来2-3年的市场中备受青睐。
本文小结
总之，作为主流的，也是最为成功的计算机系统总线标准，PCIe过去30年的发展印证了其强大的生命力，而且在可以预见的未来，其还将以令人惊叹的速度迭代进步，应用版图也在随之不断扩展。
在这样的趋势下，作为PCIe连接器的供应商，必须能够在速度上跟上PCIe标准发展的步伐，同时还要在产品线的广度上不断发力，有能力为客户提供一站式的解决方案。在这方面，ACS已经做足了准备，丰富的产品组合能够很好地满足你当下的设计需求，深厚的实力更能让你从容应对未来PCIe应用开发的诸多挑战。
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